华为 HiSilicon 晶片部门董事会成员兼主席何庭波于上海 IEEE 国际电路与系统研讨会（ISCAS 2026）正式发布全新「Tau（τ）缩放定律」及「LogicFolding」晶片架构，宣称毋须依赖传统制程微缩，透过多层级协同改良，目标在 2031 年达到等效 1.4 奈米制程晶体管密度。
突破制程瓶颈
传统晶片进步依赖不断缩小电晶体尺寸摩尔定律，但受美国制裁限制，中国无法取得先进 EUV 光刻机，华为因此改走截然不同路线。Tau 缩放定律以「压缩讯号传递延迟（τ）」取代「缩小几何尺寸」，从电晶体结构、线路布局到系统架构全面改良，令晶片在相同制程下表现出更高效能。
逻辑折叠：双层堆叠提升密度
LogicFolding 架构将逻辑电路折叠为双层堆叠，缩短关键路径连线长度，降低电阻与寄生电容，晶体管密度因而提升约 55%，能源效率亦同步提升约 41%。Huawei 表示过去 6 年已悄悄研发此架构，并据此设计及量产 381 款晶片，涵盖手机、电脑、网络及云端产品。全新旗舰 Kirin 智能手机处理器将于今年秋季率先采用 LogicFolding 架构，搭载于即将推出 Huawei Mate 90 手机。
Ascend AI 晶片亦受惠
华为计划在 2030 年前将 LogicFolding 架构延伸至 Ascend AI 处理器，作为 NVIDIA GPU 替代方案，应用于大型 AI 资料中心。消息公布后，中国最大晶圆代工厂 SMIC 股价单日急升逾 19%，市场视此为中国晶片自给自足路线重要突破。
与台积电差距仍存
华为目标 2031 年达到等效 1.4 纳米密度，但台积电预计 2028 年已可量产同等制程，两者相差约 3 年。Omdia 分析师 Lian Jye Su 指出，华为否真正实现目标仍有待观察，「但这是一条可行替代路线，是 华为在供应链限制下找到突破口。」